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component pll is
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port (
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clk_clk : in std_logic := 'X'; -- clk
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pll_0_outclk1_clk : out std_logic; -- clk
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pll_0_outclk2_clk : out std_logic; -- clk
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pll_0_outclk3_clk : out std_logic; -- clk
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pll_0_outclk4_clk : out std_logic; -- clk
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pll_0_outclk5_clk : out std_logic; -- clk
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pll_0_outclk6_clk : out std_logic; -- clk
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pll_0_refclk_clk : in std_logic := 'X'; -- clk
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pll_0_reset_reset : in std_logic := 'X'; -- reset
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pll_1_outclk0_clk : out std_logic; -- clk
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pll_1_outclk1_clk : out std_logic; -- clk
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pll_1_outclk2_clk : out std_logic; -- clk
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pll_1_outclk3_clk : out std_logic; -- clk
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pll_1_outclk4_clk : out std_logic; -- clk
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pll_1_reset_reset : in std_logic := 'X'; -- reset
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pll_2_outclk0_clk : out std_logic; -- clk
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pll_2_outclk1_clk : out std_logic; -- clk
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pll_2_outclk2_clk : out std_logic; -- clk
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pll_2_outclk3_clk : out std_logic; -- clk
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pll_2_reset_reset : in std_logic := 'X'; -- reset
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reset_reset_n : in std_logic := 'X' -- reset_n
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);
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end component pll;
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