component pll is
		port (
			clk_clk           : in  std_logic := 'X'; -- clk
			pll_0_outclk1_clk : out std_logic;        -- clk
			pll_0_outclk2_clk : out std_logic;        -- clk
			pll_0_outclk3_clk : out std_logic;        -- clk
			pll_0_outclk4_clk : out std_logic;        -- clk
			pll_0_outclk5_clk : out std_logic;        -- clk
			pll_0_outclk6_clk : out std_logic;        -- clk
			pll_0_refclk_clk  : in  std_logic := 'X'; -- clk
			pll_0_reset_reset : in  std_logic := 'X'; -- reset
			pll_1_outclk0_clk : out std_logic;        -- clk
			pll_1_outclk1_clk : out std_logic;        -- clk
			pll_1_outclk2_clk : out std_logic;        -- clk
			pll_1_outclk3_clk : out std_logic;        -- clk
			pll_1_outclk4_clk : out std_logic;        -- clk
			pll_1_reset_reset : in  std_logic := 'X'; -- reset
			pll_2_outclk0_clk : out std_logic;        -- clk
			pll_2_outclk1_clk : out std_logic;        -- clk
			pll_2_outclk2_clk : out std_logic;        -- clk
			pll_2_outclk3_clk : out std_logic;        -- clk
			pll_2_reset_reset : in  std_logic := 'X'; -- reset
			reset_reset_n     : in  std_logic := 'X'  -- reset_n
		);
	end component pll;