25 lines
1.6 KiB
Verilog
25 lines
1.6 KiB
Verilog
pll u0 (
|
|
.clk_clk (<connected-to-clk_clk>), // clk.clk
|
|
.pll_0_outclk1_clk (<connected-to-pll_0_outclk1_clk>), // pll_0_outclk1.clk
|
|
.pll_0_outclk2_clk (<connected-to-pll_0_outclk2_clk>), // pll_0_outclk2.clk
|
|
.pll_0_outclk3_clk (<connected-to-pll_0_outclk3_clk>), // pll_0_outclk3.clk
|
|
.pll_0_outclk4_clk (<connected-to-pll_0_outclk4_clk>), // pll_0_outclk4.clk
|
|
.pll_0_outclk5_clk (<connected-to-pll_0_outclk5_clk>), // pll_0_outclk5.clk
|
|
.pll_0_outclk6_clk (<connected-to-pll_0_outclk6_clk>), // pll_0_outclk6.clk
|
|
.pll_0_refclk_clk (<connected-to-pll_0_refclk_clk>), // pll_0_refclk.clk
|
|
.pll_0_reset_reset (<connected-to-pll_0_reset_reset>), // pll_0_reset.reset
|
|
.pll_1_outclk0_clk (<connected-to-pll_1_outclk0_clk>), // pll_1_outclk0.clk
|
|
.pll_1_outclk1_clk (<connected-to-pll_1_outclk1_clk>), // pll_1_outclk1.clk
|
|
.pll_1_outclk2_clk (<connected-to-pll_1_outclk2_clk>), // pll_1_outclk2.clk
|
|
.pll_1_outclk3_clk (<connected-to-pll_1_outclk3_clk>), // pll_1_outclk3.clk
|
|
.pll_1_outclk4_clk (<connected-to-pll_1_outclk4_clk>), // pll_1_outclk4.clk
|
|
.pll_1_reset_reset (<connected-to-pll_1_reset_reset>), // pll_1_reset.reset
|
|
.pll_2_outclk0_clk (<connected-to-pll_2_outclk0_clk>), // pll_2_outclk0.clk
|
|
.pll_2_outclk1_clk (<connected-to-pll_2_outclk1_clk>), // pll_2_outclk1.clk
|
|
.pll_2_outclk2_clk (<connected-to-pll_2_outclk2_clk>), // pll_2_outclk2.clk
|
|
.pll_2_outclk3_clk (<connected-to-pll_2_outclk3_clk>), // pll_2_outclk3.clk
|
|
.pll_2_reset_reset (<connected-to-pll_2_reset_reset>), // pll_2_reset.reset
|
|
.reset_reset_n (<connected-to-reset_reset_n>) // reset.reset_n
|
|
);
|
|
|