52 lines
2.8 KiB
VHDL
52 lines
2.8 KiB
VHDL
component pll is
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port (
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clk_clk : in std_logic := 'X'; -- clk
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pll_0_outclk1_clk : out std_logic; -- clk
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pll_0_outclk2_clk : out std_logic; -- clk
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|
pll_0_outclk3_clk : out std_logic; -- clk
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pll_0_outclk4_clk : out std_logic; -- clk
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pll_0_outclk5_clk : out std_logic; -- clk
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pll_0_outclk6_clk : out std_logic; -- clk
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pll_0_refclk_clk : in std_logic := 'X'; -- clk
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pll_0_reset_reset : in std_logic := 'X'; -- reset
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pll_1_outclk0_clk : out std_logic; -- clk
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pll_1_outclk1_clk : out std_logic; -- clk
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pll_1_outclk2_clk : out std_logic; -- clk
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pll_1_outclk3_clk : out std_logic; -- clk
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pll_1_outclk4_clk : out std_logic; -- clk
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pll_1_reset_reset : in std_logic := 'X'; -- reset
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pll_2_outclk0_clk : out std_logic; -- clk
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pll_2_outclk1_clk : out std_logic; -- clk
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pll_2_outclk2_clk : out std_logic; -- clk
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|
pll_2_outclk3_clk : out std_logic; -- clk
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|
pll_2_reset_reset : in std_logic := 'X'; -- reset
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reset_reset_n : in std_logic := 'X' -- reset_n
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);
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end component pll;
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u0 : component pll
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port map (
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clk_clk => CONNECTED_TO_clk_clk, -- clk.clk
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pll_0_outclk1_clk => CONNECTED_TO_pll_0_outclk1_clk, -- pll_0_outclk1.clk
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pll_0_outclk2_clk => CONNECTED_TO_pll_0_outclk2_clk, -- pll_0_outclk2.clk
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|
pll_0_outclk3_clk => CONNECTED_TO_pll_0_outclk3_clk, -- pll_0_outclk3.clk
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|
pll_0_outclk4_clk => CONNECTED_TO_pll_0_outclk4_clk, -- pll_0_outclk4.clk
|
|
pll_0_outclk5_clk => CONNECTED_TO_pll_0_outclk5_clk, -- pll_0_outclk5.clk
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|
pll_0_outclk6_clk => CONNECTED_TO_pll_0_outclk6_clk, -- pll_0_outclk6.clk
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|
pll_0_refclk_clk => CONNECTED_TO_pll_0_refclk_clk, -- pll_0_refclk.clk
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pll_0_reset_reset => CONNECTED_TO_pll_0_reset_reset, -- pll_0_reset.reset
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pll_1_outclk0_clk => CONNECTED_TO_pll_1_outclk0_clk, -- pll_1_outclk0.clk
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pll_1_outclk1_clk => CONNECTED_TO_pll_1_outclk1_clk, -- pll_1_outclk1.clk
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pll_1_outclk2_clk => CONNECTED_TO_pll_1_outclk2_clk, -- pll_1_outclk2.clk
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pll_1_outclk3_clk => CONNECTED_TO_pll_1_outclk3_clk, -- pll_1_outclk3.clk
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pll_1_outclk4_clk => CONNECTED_TO_pll_1_outclk4_clk, -- pll_1_outclk4.clk
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pll_1_reset_reset => CONNECTED_TO_pll_1_reset_reset, -- pll_1_reset.reset
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pll_2_outclk0_clk => CONNECTED_TO_pll_2_outclk0_clk, -- pll_2_outclk0.clk
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pll_2_outclk1_clk => CONNECTED_TO_pll_2_outclk1_clk, -- pll_2_outclk1.clk
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|
pll_2_outclk2_clk => CONNECTED_TO_pll_2_outclk2_clk, -- pll_2_outclk2.clk
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|
pll_2_outclk3_clk => CONNECTED_TO_pll_2_outclk3_clk, -- pll_2_outclk3.clk
|
|
pll_2_reset_reset => CONNECTED_TO_pll_2_reset_reset, -- pll_2_reset.reset
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reset_reset_n => CONNECTED_TO_reset_reset_n -- reset.reset_n
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);
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