Vectrex_MiSTer/rtl/compressor.sv

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//  Audio compressor (signed samples)
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module compressor
(
	input        clk,
	input  [9:0] din,
	output [8:0] dout
);

always @(posedge clk) dout <= {din[9], din[9] ? ~tbl[~din[8:0]] : tbl[din[8:0]]};

wire [7:0] tbl[0:511] = 
'{
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};

endmodule