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VHDL
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VHDL
-- Byte Addressed 32bit BRAM module for the ZPU Evo implementation.
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-- Copyright 2018-2019 - Philip Smart for the ZPU Evo implementation.
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-- The FreeBSD license
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-- Redistribution and use in source and binary forms, with or without
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-- modification, are permitted provided that the following conditions
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-- are met:
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-- 1. Redistributions of source code must retain the above copyright
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-- notice, this list of conditions and the following disclaimer.
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-- 2. Redistributions in binary form must reproduce the above
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-- copyright notice, this list of conditions and the following
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-- disclaimer in the documentation and/or other materials
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-- provided with the distribution.
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-- THIS SOFTWARE IS PROVIDED BY THE ZPU PROJECT ``AS IS'' AND ANY
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-- EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
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-- THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A
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-- PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE
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-- ZPU PROJECT OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT,
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-- INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
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-- (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
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-- OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
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-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF
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-- ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
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-- The views and conclusions contained in the software and documentation
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-- are those of the authors and should not be interpreted as representing
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-- official policies, either expressed or implied, of the ZPU Project.
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library ieee;
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library pkgs;
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library work;
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use ieee.std_logic_1164.all;
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use ieee.numeric_std.all;
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use work.zpu_pkg.all;
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use work.zpu_soc_pkg.all;
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entity SinglePortBootBRAM is
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generic
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(
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addrbits : integer := 16
|
|
);
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port
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(
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clk : in std_logic;
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memAAddr : in std_logic_vector(addrbits-1 downto 0);
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memAWriteEnable : in std_logic;
|
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memAWriteByte : in std_logic;
|
|
memAWriteHalfWord : in std_logic;
|
|
memAWrite : in std_logic_vector(WORD_32BIT_RANGE);
|
|
memARead : out std_logic_vector(WORD_32BIT_RANGE)
|
|
);
|
|
end SinglePortBootBRAM;
|
|
|
|
architecture arch of SinglePortBootBRAM is
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|
|
type ramArray is array(natural range 0 to (2**(addrbits-2))-1) of std_logic_vector(7 downto 0);
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|
|
shared variable RAM0 : ramArray :=
|
|
(
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|
0 => x"88",
|
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1 => x"00",
|
|
2 => x"00",
|
|
3 => x"00",
|
|
4 => x"00",
|
|
5 => x"00",
|
|
6 => x"00",
|
|
7 => x"00",
|
|
8 => x"08",
|
|
9 => x"0b",
|
|
10 => x"08",
|
|
11 => x"8c",
|
|
12 => x"04",
|
|
13 => x"00",
|
|
14 => x"00",
|
|
15 => x"00",
|
|
16 => x"08",
|
|
17 => x"09",
|
|
18 => x"05",
|
|
19 => x"83",
|
|
20 => x"52",
|
|
21 => x"00",
|
|
22 => x"00",
|
|
23 => x"00",
|
|
24 => x"08",
|
|
25 => x"73",
|
|
26 => x"81",
|
|
27 => x"83",
|
|
28 => x"06",
|
|
29 => x"ff",
|
|
30 => x"0b",
|
|
31 => x"00",
|
|
32 => x"05",
|
|
33 => x"73",
|
|
34 => x"06",
|
|
35 => x"06",
|
|
36 => x"06",
|
|
37 => x"00",
|
|
38 => x"00",
|
|
39 => x"00",
|
|
40 => x"73",
|
|
41 => x"53",
|
|
42 => x"00",
|
|
43 => x"00",
|
|
44 => x"00",
|
|
45 => x"00",
|
|
46 => x"00",
|
|
47 => x"00",
|
|
48 => x"09",
|
|
49 => x"06",
|
|
50 => x"72",
|
|
51 => x"72",
|
|
52 => x"31",
|
|
53 => x"06",
|
|
54 => x"51",
|
|
55 => x"00",
|
|
56 => x"73",
|
|
57 => x"53",
|
|
58 => x"00",
|
|
59 => x"00",
|
|
60 => x"00",
|
|
61 => x"00",
|
|
62 => x"00",
|
|
63 => x"00",
|
|
64 => x"00",
|
|
65 => x"00",
|
|
66 => x"00",
|
|
67 => x"00",
|
|
68 => x"00",
|
|
69 => x"00",
|
|
70 => x"00",
|
|
71 => x"00",
|
|
72 => x"88",
|
|
73 => x"00",
|
|
74 => x"00",
|
|
75 => x"00",
|
|
76 => x"00",
|
|
77 => x"00",
|
|
78 => x"00",
|
|
79 => x"00",
|
|
80 => x"2b",
|
|
81 => x"04",
|
|
82 => x"00",
|
|
83 => x"00",
|
|
84 => x"00",
|
|
85 => x"00",
|
|
86 => x"00",
|
|
87 => x"00",
|
|
88 => x"06",
|
|
89 => x"0b",
|
|
90 => x"a7",
|
|
91 => x"00",
|
|
92 => x"00",
|
|
93 => x"00",
|
|
94 => x"00",
|
|
95 => x"00",
|
|
96 => x"ff",
|
|
97 => x"2a",
|
|
98 => x"0a",
|
|
99 => x"05",
|
|
100 => x"51",
|
|
101 => x"00",
|
|
102 => x"00",
|
|
103 => x"00",
|
|
104 => x"51",
|
|
105 => x"83",
|
|
106 => x"05",
|
|
107 => x"2b",
|
|
108 => x"72",
|
|
109 => x"51",
|
|
110 => x"00",
|
|
111 => x"00",
|
|
112 => x"05",
|
|
113 => x"70",
|
|
114 => x"06",
|
|
115 => x"53",
|
|
116 => x"00",
|
|
117 => x"00",
|
|
118 => x"00",
|
|
119 => x"00",
|
|
120 => x"05",
|
|
121 => x"70",
|
|
122 => x"06",
|
|
123 => x"06",
|
|
124 => x"00",
|
|
125 => x"00",
|
|
126 => x"00",
|
|
127 => x"00",
|
|
128 => x"05",
|
|
129 => x"00",
|
|
130 => x"00",
|
|
131 => x"00",
|
|
132 => x"00",
|
|
133 => x"00",
|
|
134 => x"00",
|
|
135 => x"00",
|
|
136 => x"81",
|
|
137 => x"51",
|
|
138 => x"00",
|
|
139 => x"00",
|
|
140 => x"00",
|
|
141 => x"00",
|
|
142 => x"00",
|
|
143 => x"00",
|
|
144 => x"06",
|
|
145 => x"06",
|
|
146 => x"04",
|
|
147 => x"00",
|
|
148 => x"00",
|
|
149 => x"00",
|
|
150 => x"00",
|
|
151 => x"00",
|
|
152 => x"08",
|
|
153 => x"09",
|
|
154 => x"05",
|
|
155 => x"2a",
|
|
156 => x"52",
|
|
157 => x"00",
|
|
158 => x"00",
|
|
159 => x"00",
|
|
160 => x"08",
|
|
161 => x"9f",
|
|
162 => x"06",
|
|
163 => x"08",
|
|
164 => x"0b",
|
|
165 => x"00",
|
|
166 => x"00",
|
|
167 => x"00",
|
|
168 => x"08",
|
|
169 => x"75",
|
|
170 => x"89",
|
|
171 => x"50",
|
|
172 => x"90",
|
|
173 => x"88",
|
|
174 => x"00",
|
|
175 => x"00",
|
|
176 => x"08",
|
|
177 => x"75",
|
|
178 => x"8b",
|
|
179 => x"50",
|
|
180 => x"90",
|
|
181 => x"88",
|
|
182 => x"00",
|
|
183 => x"00",
|
|
184 => x"81",
|
|
185 => x"0a",
|
|
186 => x"05",
|
|
187 => x"06",
|
|
188 => x"74",
|
|
189 => x"06",
|
|
190 => x"51",
|
|
191 => x"00",
|
|
192 => x"81",
|
|
193 => x"0a",
|
|
194 => x"ff",
|
|
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|
|
196 => x"72",
|
|
197 => x"05",
|
|
198 => x"51",
|
|
199 => x"00",
|
|
200 => x"04",
|
|
201 => x"00",
|
|
202 => x"00",
|
|
203 => x"00",
|
|
204 => x"00",
|
|
205 => x"00",
|
|
206 => x"00",
|
|
207 => x"00",
|
|
208 => x"00",
|
|
209 => x"00",
|
|
210 => x"00",
|
|
211 => x"00",
|
|
212 => x"00",
|
|
213 => x"00",
|
|
214 => x"00",
|
|
215 => x"00",
|
|
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|
|
217 => x"00",
|
|
218 => x"00",
|
|
219 => x"00",
|
|
220 => x"00",
|
|
221 => x"00",
|
|
222 => x"00",
|
|
223 => x"00",
|
|
224 => x"00",
|
|
225 => x"00",
|
|
226 => x"00",
|
|
227 => x"00",
|
|
228 => x"00",
|
|
229 => x"00",
|
|
230 => x"00",
|
|
231 => x"00",
|
|
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|
|
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|
|
234 => x"00",
|
|
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|
|
236 => x"00",
|
|
237 => x"00",
|
|
238 => x"00",
|
|
239 => x"00",
|
|
240 => x"00",
|
|
241 => x"00",
|
|
242 => x"00",
|
|
243 => x"00",
|
|
244 => x"00",
|
|
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|
|
246 => x"00",
|
|
247 => x"00",
|
|
248 => x"ff",
|
|
249 => x"51",
|
|
250 => x"00",
|
|
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|
|
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|
|
253 => x"00",
|
|
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|
|
255 => x"00",
|
|
256 => x"04",
|
|
257 => x"00",
|
|
258 => x"10",
|
|
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|
|
260 => x"10",
|
|
261 => x"10",
|
|
262 => x"10",
|
|
263 => x"10",
|
|
264 => x"10",
|
|
265 => x"53",
|
|
266 => x"00",
|
|
267 => x"06",
|
|
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|
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|
|
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|
|
271 => x"06",
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
280 => x"a0",
|
|
281 => x"38",
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
287 => x"88",
|
|
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|
|
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|
|
290 => x"3d",
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
296 => x"54",
|
|
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|
|
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|
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|
|
300 => x"53",
|
|
301 => x"05",
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
307 => x"94",
|
|
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|
|
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|
|
310 => x"fc",
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
320 => x"08",
|
|
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|
|
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|
|
323 => x"05",
|
|
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|
|
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|
|
326 => x"08",
|
|
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|
|
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|
|
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|
|
330 => x"0c",
|
|
331 => x"05",
|
|
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|
|
333 => x"f0",
|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
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|
|
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|
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
|
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|
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|
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|
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|
|
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|
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|
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|
|
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|
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|
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|
|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
376 => x"f8",
|
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377 => x"94",
|
|
378 => x"0c",
|
|
379 => x"05",
|
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380 => x"0c",
|
|
381 => x"0d",
|
|
382 => x"94",
|
|
383 => x"0c",
|
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|
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385 => x"fc",
|
|
386 => x"0b",
|
|
387 => x"05",
|
|
388 => x"8c",
|
|
389 => x"08",
|
|
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|
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391 => x"08",
|
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392 => x"80",
|
|
393 => x"80",
|
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394 => x"8c",
|
|
395 => x"99",
|
|
396 => x"8c",
|
|
397 => x"94",
|
|
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|
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|
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|
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|
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|
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|
|
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|
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|
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|
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|
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|
|
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|
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|
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
|
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|
|
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|
|
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|
|
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|
|
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|
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|
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|
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|
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|
|
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|
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|
|
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|
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|
|
985 => x"56",
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|
986 => x"80",
|
|
987 => x"ea",
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|
988 => x"88",
|
|
989 => x"c0",
|
|
990 => x"8c",
|
|
991 => x"87",
|
|
992 => x"0c",
|
|
993 => x"0b",
|
|
994 => x"94",
|
|
995 => x"51",
|
|
996 => x"88",
|
|
997 => x"9f",
|
|
998 => x"9b",
|
|
999 => x"ae",
|
|
1000 => x"0b",
|
|
1001 => x"c0",
|
|
1002 => x"55",
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|
1003 => x"05",
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|
1004 => x"52",
|
|
1005 => x"f6",
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|
1006 => x"8d",
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|
1007 => x"73",
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|
1008 => x"38",
|
|
1009 => x"e4",
|
|
1010 => x"54",
|
|
1011 => x"54",
|
|
1012 => x"00",
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|
1013 => x"ff",
|
|
1014 => x"ff",
|
|
1015 => x"ff",
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|
1016 => x"42",
|
|
1017 => x"54",
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|
1018 => x"2e",
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|
1019 => x"00",
|
|
1020 => x"01",
|
|
others => X"00"
|
|
);
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|
|
signal RAM0_DATA : std_logic_vector(7 downto 0); -- Buffer for byte in word to be written.
|
|
signal RAM1_DATA : std_logic_vector(7 downto 0); -- Buffer for byte in word to be written.
|
|
signal RAM2_DATA : std_logic_vector(7 downto 0); -- Buffer for byte in word to be written.
|
|
signal RAM3_DATA : std_logic_vector(7 downto 0); -- Buffer for byte in word to be written.
|
|
signal RAM0_WREN : std_logic; -- Write Enable for this particular byte in word.
|
|
signal RAM1_WREN : std_logic; -- Write Enable for this particular byte in word.
|
|
signal RAM2_WREN : std_logic; -- Write Enable for this particular byte in word.
|
|
signal RAM3_WREN : std_logic; -- Write Enable for this particular byte in word.
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|
begin
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|
RAM0_DATA <= memAWrite(7 downto 0);
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|
RAM1_DATA <= memAWrite(15 downto 8) when (memAWriteByte = '0' and memAWriteHalfWord = '0') or memAWriteHalfWord = '1'
|
|
else
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|
memAWrite(7 downto 0);
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|
RAM2_DATA <= memAWrite(23 downto 16) when (memAWriteByte = '0' and memAWriteHalfWord = '0')
|
|
else
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|
memAWrite(7 downto 0);
|
|
RAM3_DATA <= memAWrite(31 downto 24) when (memAWriteByte = '0' and memAWriteHalfWord = '0')
|
|
else
|
|
memAWrite(15 downto 8) when memAWriteHalfWord = '1'
|
|
else
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|
memAWrite(7 downto 0);
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|
|
RAM0_WREN <= '1' when memAWriteEnable = '1' and ((memAWriteByte = '0' and memAWriteHalfWord = '0') or (memAWriteByte = '1' and memAAddr(1 downto 0) = "11") or (memAWriteHalfWord = '1' and memAAddr(1) = '1'))
|
|
else '0';
|
|
RAM1_WREN <= '1' when memAWriteEnable = '1' and ((memAWriteByte = '0' and memAWriteHalfWord = '0') or (memAWriteByte = '1' and memAAddr(1 downto 0) = "10") or (memAWriteHalfWord = '1' and memAAddr(1) = '1'))
|
|
else '0';
|
|
RAM2_WREN <= '1' when memAWriteEnable = '1' and ((memAWriteByte = '0' and memAWriteHalfWord = '0') or (memAWriteByte = '1' and memAAddr(1 downto 0) = "01") or (memAWriteHalfWord = '1' and memAAddr(1) = '0'))
|
|
else '0';
|
|
RAM3_WREN <= '1' when memAWriteEnable = '1' and ((memAWriteByte = '0' and memAWriteHalfWord = '0') or (memAWriteByte = '1' and memAAddr(1 downto 0) = "00") or (memAWriteHalfWord = '1' and memAAddr(1) = '0'))
|
|
else '0';
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|
-- RAM Byte 0 - Port A - bits 7 to 0
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|
process(clk)
|
|
begin
|
|
if rising_edge(clk) then
|
|
if RAM0_WREN = '1' then
|
|
RAM0(to_integer(unsigned(memAAddr(addrbits-1 downto 2)))) := RAM0_DATA;
|
|
else
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|
memARead(7 downto 0) <= RAM0(to_integer(unsigned(memAAddr(addrbits-1 downto 2))));
|
|
end if;
|
|
end if;
|
|
end process;
|
|
|
|
-- RAM Byte 1 - Port A - bits 15 to 8
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|
process(clk)
|
|
begin
|
|
if rising_edge(clk) then
|
|
if RAM1_WREN = '1' then
|
|
RAM1(to_integer(unsigned(memAAddr(addrbits-1 downto 2)))) := RAM1_DATA;
|
|
else
|
|
memARead(15 downto 8) <= RAM1(to_integer(unsigned(memAAddr(addrbits-1 downto 2))));
|
|
end if;
|
|
end if;
|
|
end process;
|
|
|
|
-- RAM Byte 2 - Port A - bits 23 to 16
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|
process(clk)
|
|
begin
|
|
if rising_edge(clk) then
|
|
if RAM2_WREN = '1' then
|
|
RAM2(to_integer(unsigned(memAAddr(addrbits-1 downto 2)))) := RAM2_DATA;
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|
else
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|
memARead(23 downto 16) <= RAM2(to_integer(unsigned(memAAddr(addrbits-1 downto 2))));
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|
end if;
|
|
end if;
|
|
end process;
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|
-- RAM Byte 3 - Port A - bits 31 to 24
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|
process(clk)
|
|
begin
|
|
if rising_edge(clk) then
|
|
if RAM3_WREN = '1' then
|
|
RAM3(to_integer(unsigned(memAAddr(addrbits-1 downto 2)))) := RAM3_DATA;
|
|
else
|
|
memARead(31 downto 24) <= RAM3(to_integer(unsigned(memAAddr(addrbits-1 downto 2))));
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|
end if;
|
|
end if;
|
|
end process;
|
|
end arch;
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